Ansätze einer High-Level-Synthese in der Electronic Design Automation

Ansätze einer High-Level-Synthese in der Electronic Design Automation

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Inhaltsangabe:Einleitung: Die Gesellschaft wandelt sich immer mehr zu einer Informations- und Kommunikationsgesellschaft. Die SchlA¼sseltechnologie in dieser Entwicklung stellt die Mikroelektronik dar. Die Mikroelektronik ist heute allgegenwAcrtig und aus unserer Gesellschaft nicht mehr weg zu denken und sie gewinnt immer noch mehr an Bedeutung in allen Lebenslagen. Im Jahre 2010 werden A¼ber 5 Milliarden Transistoren auf einem einzigen Chip integrierbar sein und die Entwicklungszyklen werden aus WettbewerbsgrA¼nden immer kA¼rzer. Das Entwurfsteam muss trotz der KomplexitActsexplosion dem Kosten- und Zeitdruck entgegenwirken. Aufgrund dessen muss sich die EntwurfsproduktivitAct in jedem Jahr mehr als verdoppeln, will sie der Chipentwicklung folgen. Der ungebrochene Technologiefortschritt hat dazu gefA¼hrt, dass heute ganze Systeme aus mehreren Prozessoren und komplexen Verbindungsstrukturen auf einem einzelnen Chip gefertigt werden kApnnen (SoC). Um die KomplexitAct dieser Systeme und mApgliche Anwendungen kontrollieren zu kApnnen, bedarf es einer Automatisierung des Entwurfs auch auf hApheren Entwurfsebenen (High-Level-Synthese). Die Automatisierung des Entwurfs (Electronic Design Automation, EDA) stellt deshalb den SchlA¼ssel zur Mikroelektronik und damit zu den Systemen der Zukunft dar. Heutiger Standard des Schaltungsentwurfs ist die Hardwarebeschreibung durch Hardwarebeschreibungssprachen (HDL), die durch CAE-Werkzeuge (Computer Aided Engineering) zur Schaltungssimulation und -synthese benA¼tzt werden. Dabei dient die Simulation der AœberprA¼fung der Funktion des Entwurfs und die Synthese der Umsetzung der Beschreibung in eine Netzliste fA¼r die Implementierung der Schaltung auf die gewAchlte Zieltechnologie wie ASICs oder FPGAs. Als Hardwarebeschreibungssprachen haben sich weltweit die beiden Sprachen Verilog und VHDL etabliert. Die Simulation und Verifikation gewinnt zunehmend immer mehr an Bedeutung, je komplexer die Schaltungen werden. Es ist nicht mehr mApglich Signale Takt fA¼r Takt auf ihre Richtigkeit zu A¼berprA¼fen, sondern es mA¼ssen neue Verifikationsstrategien gefunden werden. Einer davon ist die Entwicklung von HDVL- Sprachen (Hardware Description and Verification Language). Diese Arbeit beschAcftigt sich daher mit den bestehenden Problemen im Systementwurf und behandelt neue Sprachen und Werkzeuge die eine High-Level-Synthese ermApglichen. Im ersten Teil soll die Problematik nAcher dargestellt werden und einen kleinen Background geschaffen werden. Nachfolgend sollen neue HDL-Sprachen vorgestellt werden, bevor ein Aœberblick A¼ber High-Level-Synthese-Tools gegeben werden soll. Eine Sammlung derzeitiger Simulatoren und Back-End-Werkzeuge sollen die Tools abschlieAŸend ergAcnzen. Da die Herausforderung der EntwurfskomplexitAct nicht von einem einzelnen Unternehmen beherrschbar ist, wird auf weiterfA¼hrende EDA-Organisationen und Quellen eingegangen. AbschlieAŸend soll anhand des DSP-Builders von Altera untersucht werden wie eine High-Level-Synthese aus Matlab/Simulink nach VHDL funktioniert und wie Effizient sie arbeitet. Zusammenfassung: Vor dem Hintergrund des ungebremsten Wachstums der Mikroelektronik-Branche und der exponentiellen Explosion an KomplexitAct, Anforderungen und Time-to-market - Vorgaben wird der Einsatz moderner Entwicklungsstrategien deutlich. Da die Entwicklung von elektronischen Systemen an die Entwicklung des Halbleitermarktes gekoppelt ist, muss A¼ber eine VerkA¼rzung der Entwicklungsdauer dem Kostendruck und Zeitdruck entgegengewirkt werden. Die EntwurfsproduktivitAct muss sich jAchrlich um das doppelte steigern, will sie mit der Chip-Entwicklung schritt halten. Es genA¼gt nicht mehr, mit reinen Hardwarebeschreibungssprachen eine direkte Abbildung des Systems auf einen IC zu bringen. Das Problem liegt in der langen Entwurfsdauer, die meist A¼berproportional mit der Transistoranzahl ansteigt. Mit dem Anstieg der EntwurfskomplexitAct hochintegrierter Systeme steigen auch die systemspezifischen Aspekte bezA¼glich Laufzeiten, Verlustleistung, ChipflAcche usw. Hand in Hand steigt daraus auch der Testaufwand, der A¼berproportional mit der Gatteranzahl wAcchst. Es droht der zeitliche und personelle Aufwand schon in der Spezifikations- und Entwurfsphase in unzumutbarem MaAŸe zu steigen. Um die KomplexitAct heutiger Systeme und mApgliche Anwendungen kontrollieren zu kApnnen (z.B. SoCs), bedarf es einer Automatisierung des Entwurfs auch auf hApheren Entwurfsebenen (High-Level-Synthese). Die Automatisierung des Entwurfs (Electronic Design Automation, EDA) stellt deshalb den SchlA¼ssel zur Mikroelektronik und damit zu den Systemen der Zukunft dar. Die Simulation und Verifikation gewinnt zunehmend immer mehr an Bedeutung, je komplexer die Schaltungen werden. Ein neuer Ansatz im Entwurf ist die Entwicklung von HDVL- Sprachen (Hardware Description and Verification Language). In der vorliegenden Arbeit werden diverse neue Sprachen zur Systembeschreibung und High-Level-Synthese-Tools vorgestellt, mit denen ein Direkteinstieg des Entwurfes auf Systemebene ermApglicht wird. Da die Herausforderung der EntwurfskomplexitAct nicht von einem einzelnen Unternehmen beherrschbar ist, wird auf weiterfA¼hrende EDA-Organisationen und Quellen eingegangen. In dieser Arbeit wird mit dem High-Level-Tool, DSP-Builder von Altera, der Entwurf auf Systemebene untersucht. Als Einstiegspunkt dient dabei Matlab/Simulink. Ausgehend von der Spezifikation der Systemeigenschaften in Simulink, wird danach ein automatisierter Design-Flow bis auf die RTL-Ebene gestartet. Mit dem Front-End-Tool QuartusII kann danach die physikalische Synthese vorgenommen werden. Als Ergebnis kann festgestellt werden, dass heutige High-Level-Synthese-Tools das Systemdesign produktiver und schneller gestalten. Der Entwurf mit Hilfe solcher Tools erscheint angenehmer und intuitiver, jedoch sollten die erzeugten Daten nochmals untersucht werden. Von blindem Vertrauen auf das Ergebnis ist abzuraten. Da vorliegend nur einfache Grundschaltungen getestet werden, kann eine Aussage wie sich diese Tools bei grApAŸeren Schaltungen verhalten nicht getroffen werden. AbschlieAŸend ist Festzustellen, dass Grafische LApsungsansActze keine wirklichen LApsungen darstellen. GrApAŸere Bedeutung wird in Zukunft wohl den Systembeschreibungssprachen zukommen. Inhaltsverzeichnis: 1.Einleitung / Aœberblick6 2.Hintergrund der Hardwarebeschreibungssprachen7 2.1Motivation: IC-Entwurfsverfahren7 2.2Bestehende Probleme des heutigen Systementwurfs8 2.3Entwurfssichten11 2.4Entwurfsebenen12 2.4.1Systemebene12 2.4.2Algorithmische Ebene12 2.4.3Register-Transfer-Ebene12 2.4.4Logikebene12 2.4.5Schaltkreisebene13 2.5Hardware und Software LApsungen14 2.6Bedeutung der HW/SW-Architektur auf den einzelnen Abstraktionsebenen16 2.6.1Abstraktion16 2.6.2Beschreibungssprachen / Werkzeuge16 2.7Standardtechnologie ASIC17 2.8Besondere Bedeutung/Stellenwert des FPGA19 2.9Herstellungsprozess von digitalen integrierten Schaltkreisen21 2.10Probleme der EntwurfskomplexitAct hoch integrierter Systeme23 2.11Folgerungen zur marktgerechten VerkA¼rzung der Entwurfsdauer24 2.12Effizienzsteigerung im Entwurf mittels grafischer HDL a€“ Programmierung26 2.13Moderner Design Flow mittels grafischer HDL27 3.HDL a€“ Design - Sprachen28 3.1VHDL28 3.1.1Aufbau28 3.1.2Anwendung der VHDL29 3.2Verilog30 3.2.1Unterschiede von VHDL und Verilog30 3.3Sonstige HDL-Sprachen31 4.Systembeschreibungssprachen (System-Level-Entwurf32 4.1SystemC32 4.1.1SystemC im Aœberblick34 4.1.2Vergleich VHDL und SystemC34 4.2SpecC38 4.3Superlog38 4.4Handel-C39 4.5PSL - Property Specification Language39 4.6SystemVerilog39 4.7VHDL-200x40 4.8Verilog-AMS40 4.9VHDL-AMS41 4.10Matlab/Simulink42 5.High-Level-Synthese-Tools43 5.1Speedchart44 5.2Visual HDL von Summit44 5.3Visual Elite / FastC von Summit45 5.4Statemate von I-Logix46 5.5HDL Designer Series von Mentor Graphics47 5.6DSP-Builder von Altera48 5.7DK Design Suite von Celoxica49 5.8System Generator for DSP von Xilinx50 5.9AccelChip DSP Synthesis von AccelChip51 5.10Synplify DSP von Synplicity52 5.11Discovery Verification Platform von Synopsys53 5.12Catapult C Synthesis von Mentor Graphics54 5.13Agility Compiler von Celoxica55 5.14CoDeveloper von Impulse Accelerated Technologies56 5.15Filter Design HDL Coder 1.257 6.Simulations-Programme58 7.Design-Entry-Tools62 8.WeiterfA¼hrende EDA-Organisationen und LINKs65 8.1EDA-Organisationen65 8.2Konferenzen67 8.3Online-Elektronik-Magazine68 9.Automatische Synthese von VHDL mit dem DSP-Builder69 9.1DSP-Builder69 9.1.1System Voraussetzungen69 9.1.2Installationsprozess unter Windows70 9.1.3Arbeiten mit dem DSP-Builder71 9.1.4EinfA¼hrendes Beispiel72 9.2Quartus II74 9.3Verifikation des DSP-Builder mit hAcndischem VHDL- Codes75 9.3.1Beispiel 1: Addier- und Multiplizier-Werk75 9.3.2Beispiel 2: ZAchler78 9.3.3Beispiel 3: 8 Point Radix 8 DIT FFT81 9.4Ergebnis der High-Level Synthese83 10.Zusammenfassung85 11.Abbildungsverzeichnis86 12.Tabellenverzeichnis89 13.Stichwortverzeichnis90 14.Quellenverzeichnis96 A.SystemVerilog Support98 B.DSP-Builder Design-Code101 B IVHDL-Code des Beispiel 1 (AddMultWerk) aus Kapitel 9.3.1101 B I-IHAcndischer VHDL-Code des Addier-/Multiplizier- Werk101 B I-IIFitter-Ergebnis-File des AddMultWerk (hAcndisch generiertes VHDL)101 B I-IIITiming-Ergebnis-File des AddMultWerk (hAcndische generiertes VHDL)102 B I-IVAus dem DSP-Builder generierter VHDL-Code des Addier-/Multiplizier- Werk103 B I-VFitter-Ergebnis-File des AddMultWerk (DSP-Builder VHDL)105 B I-VITiming-Ergebnis-File des AddMultWerk (DSP-Builder generiertes VHDL)105 B IIVHDL-Code des Beispiel 2 (ZAchler) aus Kapitel 9.3.2107 B II-IHAcndischer VHDL-Code des ZAchlers107 B II-IIFitter-Ergebnis-File des ZAchlers (hAcndische generiertes VHDL)108 B II-IIITiming-Ergebnis-File des ZAchlers (hAcndische generiertes VHDL)108 B II-IVAus dem DSP-Builder generierter VHDL-Code des ZAchlers110 B II-VFitter-Ergebnis-File des ZAchlers (DSP_Builder generiertes VHDL)112 B II-VITiming-Ergebnis-File des ZAchlers (DSP_Builder generiertes VHDL)112 B IIIVHDL-Code des Beispiel 3 (8er FFT) aus Kapitel 9.3.3114 B III-IAus dem DSP-Builder generierter VHDL-Code der 8er-FFT114 B III-IIFitter-Ergebnis-File der 8er-FFT (DSP_Builder generiertes VHDL)131 B III-IIITiming-Ergebnis-File der 8er-FFT (DSP_Builder generiertes VHDL)131 C.Visual HDL: Beispielprogramme, VHDL-Code automatisch synthetisiert aus grafischen Spezifikationen. [27]133 C IMultiplizierwerk133 C IISteuerpfad syncron136 C IIISteuerpfad asyncron139 C IVAmpel142Elektrotechnik und Informationstechnik ANHANG B: DSP-Builder Design-Code ANHANG B II: VHDL-Code des Beispiel ... IS BEGIN PROCESS (clk, reset) VARIABLE cnt : INTEGER RANGE 0 TO 255; VARIABLE direction : INTEGER; BEGIN IFanbsp;...


Title:Ansätze einer High-Level-Synthese in der Electronic Design Automation
Author: Siegfried Puga-Reichle
Publisher:diplom.de - 2005-11-20
ISBN-13:

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